Chapter 04

TFT 백플레인

스마트폰 화면 뒤에는 수천만 개의 트랜지스터가 깔려 있다. 실리콘 웨이퍼가 아니라 유리 위에 수십~수백 나노미터 두께의 막을 쌓아 만든 박막 트랜지스터다. 화소 하나하나에 붙은 이 작은 스위치와 전류원이 데이터 전압을 받아 한 프레임 동안 붙잡아 두고, LCD의 액정이나 OLED의 발광층을 제어한다. 이 장에서는 TFT의 구조를 층층이 분해해 보고, 전류–전압 특성과 재료(a-Si·LTPS·산화물·LTPO)의 장단점, 결정화 공정, 누설 전류와 신뢰성 문제가 화질과 어떻게 이어지는지 살펴본다.

왜 박막 트랜지스터인가

3장에서 본 것처럼 4K TV에는 약 830만 개, 스마트폰에는 약 300만~400만 개의 화소가 있고, 각 화소는 다시 R·G·B 서브픽셀로 나뉜다. 이 모든 서브픽셀을 화면 가장자리의 전선만으로 직접 제어하는 패시브 매트릭스(Passive Matrix) 방식은 화소 수가 늘수록 한 화소가 켜져 있는 시간이 \(1/N\)로 줄어들어 밝기와 대비가 무너진다(5장). 해법은 각 서브픽셀에 트랜지스터를 하나 이상 달아 선택되었을 때만 데이터를 받아들이고, 나머지 시간에는 그 값을 붙잡아 두는 것이다. 이것이 액티브 매트릭스(Active Matrix)이고, 그 트랜지스터 배열을 깔아 놓은 유리판을 백플레인(Backplane)이라 부른다.

그런데 트랜지스터를 수천만 개 만들려면 보통은 단결정 실리콘 웨이퍼가 필요하다. 웨이퍼는 지름 300 mm가 한계이고 비싸다. 디스플레이는 대각 65인치(약 1.6 m) 이상을 한 장의 유리 위에 만들어야 하므로, 유리 위에 반도체 막을 증착해 트랜지스터를 만드는 방법이 필요했다. 이것이 박막 트랜지스터(Thin-Film Transistor, TFT)다. 유리는 녹는점이 낮아(무알칼리 유리의 변형점 약 650–750 °C) 공정 온도가 제한되고, 그래서 결정 품질이 나쁜 비정질·다결정·산화물 반도체를 쓸 수밖에 없다. TFT 기술의 역사는 결국 "낮은 온도에서, 넓은 면적에, 얼마나 좋은 반도체를 균일하게 만들 수 있는가"의 역사다.

유리 기판 위의 TFT 어레이 게이트 드라이버 소스(데이터) 드라이버 IC 게이트(주사) 선 데이터 선 TFT (스위치) Cst 공통 전극 / Vcom 화소 전극 → LC / OLED
그림 4-1. 액티브 매트릭스 백플레인. 게이트 선(분홍)이 한 행을 선택하면 그 행의 TFT가 일제히 켜지고, 데이터 선(보라)의 전압이 화소 전극과 저장 커패시터 \(C_{st}\)에 충전된다. 게이트가 꺼진 뒤에는 TFT가 열린 스위치가 되어 다음 프레임까지 전하를 가둔다.

백플레인 TFT가 하는 일은 디스플레이 종류에 따라 두 가지로 나뉜다. LCD는 액정이 전압에 반응하므로 TFT는 스위치 역할만 하면 된다. 선택 시간 동안 충분히 빨리 충전하고(높은 on 전류), 나머지 시간 동안 새지 않으면(낮은 off 전류) 된다. 반면 OLED는 전류로 빛을 내므로(8장), 데이터를 받아들이는 스위칭 TFT 외에 그 전압을 전류로 바꾸는 구동 TFT가 필요하다. 구동 TFT는 포화 영역에서 동작하는 전압 제어 전류원이고, 그 특성(이동도, 문턱전압)이 곧바로 휘도가 된다.

LCD: 1T1C — 스위치 OLED: 2T1C — 스위치 + 전류원 Scan Data T1 Cst CLC Vcom 핵심: on/off 비 · 충전 속도 · 누설 Scan Data T1 스위칭 G Cst VDD T2 구동 OLED VSS 핵심: 이동도 · Vth 균일도 · 안정성
그림 4-2. LCD 화소(왼쪽)는 TFT 하나가 액정 커패시터 \(C_{LC}\)와 \(C_{st}\)에 전압을 써 넣는 스위치다. OLED 화소(오른쪽)는 스위칭 TFT(T1)가 \(C_{st}\)에 쓴 전압을 구동 TFT(T2)가 전류로 바꿔 OLED에 흘린다. 실제 모바일 OLED는 문턱전압 보상을 위해 7T1C 같은 더 복잡한 회로를 쓴다(9장).

스위치가 얼마나 빨라야 하는지 수치로 보자. 4K(2160행) 패널을 120 Hz로 구동하면 한 행에 주어진 시간은 \(1/(120\times2160)\approx 3.9\ \mu\text{s}\)다. 이 안에 화소 커패시턴스(약 0.3–1 pF)를 목표 전압의 0.1 % 이내로 충전해야 하므로, TFT의 on 저항과 커패시턴스의 곱(RC 시정수)이 대략 0.5 µs 이하여야 한다.

$$t_{\text{charge}} \approx R_{\text{on}}\,C_{\text{pix}}\,\ln\frac{\Delta V_{\text{data}}}{\varepsilon},\qquad R_{\text{on}}=\frac{1}{\mu C_i \frac{W}{L}(V_{GS}-V_{th})}$$
여기서 \(\mu\)는 전계효과 이동도, \(C_i\)는 단위 면적당 게이트 절연막 커패시턴스, \(W/L\)은 채널 폭/길이, \(\varepsilon\)은 허용 오차 전압이다. \(\ln(\Delta V/\varepsilon)\)은 0.1 % 정밀도에서 약 7이다.
수치 예: a-Si로 8K 120 Hz가 어려운 이유

a-Si:H(\(\mu=0.7\ \text{cm}^2/(\text{V}\,\text{s})\), \(C_i\approx 21\ \text{nF/cm}^2\), \(W/L=4\), \(V_{GS}-V_{th}=15\) V)의 on 저항은 약 1.2 MΩ이다. \(C_{\text{pix}}=0.5\) pF이면 시정수 0.57 µs, 0.1 % 충전에 약 4 µs가 걸린다. 4K 120 Hz(3.9 µs)는 빠듯하고, 8K 120 Hz(1.9 µs)는 불가능하다. 이동도가 20배 높은 산화물 TFT가 대형 고해상도 패널로 확산된 직접적 이유다.

TFT 구조: 바텀 게이트와 탑 게이트

TFT는 MOSFET과 원리가 같다. 게이트 전극, 게이트 절연막, 반도체 활성층, 소스·드레인 전극의 네 요소로 이루어지고, 게이트 전압이 절연막 너머의 반도체 표면에 전하를 유도해 소스–드레인 사이에 채널(Channel)을 만든다. 차이는 기판이 반도체가 아니라 절연체(유리)라는 점이다. 실리콘 MOSFET은 웨이퍼 자체가 반도체이므로 채널이 웨이퍼 표면에 생기지만, TFT는 반도체를 얇은 막으로 따로 쌓아야 하고, 그 막의 위아래 어느 쪽에 게이트를 둘지 선택할 수 있다. 바디 단자가 없는 축적형(Accumulation mode) 소자가 대부분이라는 점도 다르다.

① BCE 바텀 게이트 a-Si:H · 산화물 S D G 백 채널(식각 노출) 유리 ② ES 바텀 게이트 산화물(IGZO) S D G 에치 스토퍼(SiO₂) 유리 ③ 자기정렬 탑 게이트 코플라나 산화물(IGZO) S D G 층간절연막(ILD) n⁺ 도체화 유리 ④ 탑 게이트 LTPS (p-채널) ELA 다결정 Si S D G 층간절연막(ILD) 게이트 절연막 p⁺ 이온 주입 유리 유리 버퍼 게이트 절연막 금속(G·S/D) a-Si IGZO poly-Si n⁺/p⁺ ES 보호막
그림 4-3. 대표적인 TFT 단면(두께 과장). ① BCE는 마스크 수가 가장 적지만 S/D 식각이 백 채널을 손상시킬 수 있다. ② ES는 채널 위 보호막으로 신뢰성을 높이는 대신 S/D가 ES와 겹치는 만큼 채널이 길어지고 기생 용량이 커진다. ③④ 탑 게이트는 게이트를 마스크로 S/D를 자기정렬 도핑해 게이트–S/D 겹침이 거의 없고, S/D 금속은 층간절연막의 콘택 홀을 통해 반도체에 닿는다.

단면도만으로는 층이 실제로 어떻게 겹치는지 감이 잘 오지 않는다. 아래 3D 모델에서 층을 위아래로 벌려 보자. 바텀 게이트는 게이트가 맨 아래, 탑 게이트는 반도체가 맨 아래에 놓인다는 점과, 탑 게이트에서 S/D 금속이 두 절연막을 뚫고 내려가는 콘택 홀 구조에 주목하자.

3D

TFT 적층 구조 분해 모델

드래그: 회전 · 휠: 확대
구조
포토 마스크 수—
대표 활성층—
주 응용—
해볼 것: 분해를 0으로 줄여 조립 상태를 본 뒤, BCE와 ES를 번갈아 눌러 에치 스토퍼가 채널을 덮는 위치를 확인하자. LTPS에서는 금색 p⁺ 영역과 콘택 홀이 게이트 양옆에 대칭으로 놓인다. 두께는 보기 좋게 과장했다(실제 활성층 30–50 nm, 게이트 절연막 100–300 nm).
층대표 재료두께역할
버퍼SiNx/SiO2200–500 nm유리 속 Na⁺ 등 불순물 차단, 레이저 열 차폐
게이트Mo, MoW, Cu/Ti, Al/Mo200–400 nm게이트 전압 인가, 주사선 겸용(저저항 필요)
게이트 절연막SiNx(a-Si), SiO2(LTPS·산화물)80–400 nm\(C_i\) 결정, 계면 품질이 SS·Vth를 좌우
활성층a-Si:H, poly-Si, IGZO20–200 nm채널 형성
S/DMo/Al/Mo, Ti/Al/Ti, Cu300–700 nm데이터선 겸용, 저저항 오믹 접촉
층간절연·보호막SiO2/SiNx, 유기 평탄화막0.3–3 µm배선 간 절연, 수분·수소 차단, 표면 평탄화
마스크 수가 곧 원가

포토리소그래피 한 번(마스크 1장)은 증착–감광막 도포–노광–현상–식각–박리의 6–8단계로 이루어진다. a-Si BCE는 4–5장, 산화물은 5–7장, CMOS LTPS는 9–12장, LTPO는 13장 이상이다. 마스크가 하나 늘 때마다 공정 시간과 불량 확률이 함께 늘어난다(15장).

전류–전압 특성: 선형과 포화

게이트에 문턱전압 \(V_{th}\)보다 큰 전압을 걸면 절연막 커패시터 \(C_i\)에 \(C_i(V_{GS}-V_{th})\)만큼의 단위 면적당 전하가 채널에 유도된다. 드레인 전압이 작으면 채널은 소스에서 드레인까지 균일한 저항처럼 동작하고(선형 영역), 드레인 전압이 \(V_{GS}-V_{th}\)를 넘으면 드레인 쪽 채널 전하가 사라지는 핀치오프(Pinch-off)가 일어나 전류가 \(V_D\)에 거의 무관해진다(포화 영역). 이는 실리콘 MOSFET의 점진적 채널 근사(Gradual Channel Approximation)와 똑같다.

차단 영역 SD G 채널 없음 → 누설만 I_D ≈ I_off (pA~aA) 선형 영역 SD G 균일한 채널 → 저항(스위치) I_D ∝ (V_GS−V_th)·V_DS 포화 영역 SD G 핀치오프점 드레인 쪽 채널 소멸 → 전류원 I_D ∝ (V_GS−V_th)²
그림 4-4. 동작 영역별 채널(분홍) 모양. 선형 영역에서는 채널이 균일한 저항이고, 포화 영역에서는 드레인 근처가 핀치오프되어 전류가 게이트 전압으로만 정해지는 전류원이 된다. 스위칭 TFT는 선형 영역에서, OLED 구동 TFT는 포화 영역에서 쓴다.
$$I_D=\begin{cases}\mu C_i\dfrac{W}{L}\Big[(V_{GS}-V_{th})V_{DS}-\dfrac{V_{DS}^2}{2}\Big], & V_{DS}\lt V_{GS}-V_{th}\ \ (\text{선형})\\[2ex] \dfrac{1}{2}\mu C_i\dfrac{W}{L}(V_{GS}-V_{th})^2(1+\lambda V_{DS}), & V_{DS}\ge V_{GS}-V_{th}\ \ (\text{포화})\end{cases}$$
여기서 \(\lambda\)는 채널 길이 변조 계수(포화 영역의 기울기)다. p-채널 LTPS는 모든 전압과 전류의 부호를 뒤집어 같은 식을 쓴다.

문턱전압 아래에서도 전류가 0이 되지는 않는다. 채널 전하가 확산으로 흐르는 서브스레시홀드(Subthreshold) 영역에서 전류는 게이트 전압에 지수적으로 비례하고, 그 기울기를 전류 10배당 필요한 게이트 전압으로 나타낸 것이 서브스레시홀드 스윙(Subthreshold Swing, SS)이다.

$$SS=\left(\frac{\partial \log_{10} I_D}{\partial V_{GS}}\right)^{-1}=\ln 10\,\frac{kT}{q}\left(1+\frac{q^2\,(N_{t}\,t_s+D_{it})}{C_i}\right)\ \ \Big[\text{V/dec}\Big]$$
여기서 \(kT/q=25.9\) mV(실온)이므로 이상적 하한은 약 60 mV/dec이다. \(N_t\)는 반도체 벌크 트랩 밀도, \(t_s\)는 활성층 두께, \(D_{it}\)는 계면 트랩 밀도다. TFT는 트랩이 많아 0.1–0.5 V/dec가 보통이다.

시뮬레이터에서 세 재료의 특성을 비교해 보자. 로그 축에서는 누설 바닥(off 전류), 서브스레시홀드 기울기, on 전류가 한눈에 보이고, 선형 축에서는 이동도 차이가, 출력 곡선(ID–VD)에서는 선형→포화 전이가 보인다.

SIMULATOR

TFT I–V 곡선 시뮬레이터

재료
그래프
Ion—
Ioff (최소)—
on/off 비—
Ron (선형)—
해볼 것: 재료를 바꾸면 그 재료의 대표값으로 슬라이더가 초기화된다. ① LTPS는 p-채널이라 VG가 음수일 때 켜지고, 강한 음/양 게이트에서 누설이 다시 커지는 GIDL 꼬리가 보인다. ② IGZO의 off 전류는 측정 한계(약 10⁻¹⁵ A) 아래에 있다. ③ SS를 키우면 같은 on/off 비를 얻기 위해 더 큰 게이트 스윙이 필요하다. W/L = a-Si 20/5, LTPS 5/5, IGZO 10/5 µm 가정의 교육용 모델이다.
LTPS는 왜 p-채널인가

LTPS는 n형·p형을 모두 만들 수 있지만, 모바일 OLED 화소에는 주로 p-채널을 쓴다. p-채널은 핫 캐리어 열화에 강하고, 양의 \(V_{DD}\)에 소스를 묶어 OLED 애노드에 드레인을 연결하면 OLED 전압이 변해도 \(V_{SG}\)가 흔들리지 않는다. 또 n형 LTPS는 드레인 전계가 큰 곳의 누설을 줄이기 위해 저농도 도핑 영역(LDD)이 추가로 필요하다.

이동도·Vth·SS·on/off 비 추출

데이터시트와 논문에서 보는 TFT 성능 지표는 측정한 전달 곡선에서 정해진 절차로 뽑아낸다. 같은 소자라도 추출 방법에 따라 값이 달라지므로, 숫자를 비교할 때는 어떤 정의를 썼는지 확인해야 한다.

$$\mu_{\text{lin}}=\frac{L}{W C_i V_{DS}}\frac{\partial I_D}{\partial V_{GS}},\qquad \mu_{\text{sat}}=\frac{2L}{W C_i}\left(\frac{\partial\sqrt{I_D}}{\partial V_{GS}}\right)^2,\qquad V_{th}=V_{GS}\Big|_{\sqrt{I_D}=0\ (\text{외삽})}$$
선형 이동도는 트랜스컨덕턴스 \(g_m=\partial I_D/\partial V_{GS}\)에서, 포화 이동도는 \(\sqrt{I_D}\)–\(V_{GS}\) 직선의 기울기에서 구한다. 같은 직선의 x절편이 \(V_{th}\)다. 다른 정의로 "\(I_D=10\ \text{nA}\times W/L\)이 되는 \(V_{GS}\)"(정전류법)도 업계에서 널리 쓴다.

아래 스텝퍼는 가상의 IGZO 소자를 "측정"한 데이터에서 네 단계로 파라미터를 뽑는다. 새 소자를 눌러 다른 소자를 만들고, 추출값이 참값과 얼마나 맞는지 확인해 보자.

SIMULATOR

전달 곡선 파라미터 추출 스텝퍼

1 측정2 √ID 외삽3 SS4 결과

—

Vth 추출 / 참—
µsat 추출 / 참—
SS 추출 / 참—
on/off 비—
VDS = 15 V 포화 조건, W/L = 10/5 µm, Ci = 23 nF/cm²(SiO₂ 150 nm). 단계 2에서 직선 맞춤 구간을 바꾸면 Vth가 달라진다는 점이 실제 측정에서도 오차의 큰 원인이다.
SS로 트랩 밀도 추정하기

SS 식을 뒤집으면 \(D_{it,\max}\approx\left(\dfrac{SS}{\ln10\,kT/q}-1\right)\dfrac{C_i}{q^2}\)로 계면 트랩 밀도의 상한을 얻는다. IGZO에서 SS = 0.2 V/dec, \(C_i=23\ \text{nF/cm}^2\)이면 \(D_{it}\approx3.4\times10^{11}\ \text{cm}^{-2}\text{eV}^{-1}\), a-Si:H에서 SS = 0.5 V/dec, \(C_i=21\ \text{nF/cm}^2\)이면 약 \(9.7\times10^{11}\)이다. 실리콘 MOSFET의 \(10^{10}\) 수준보다 한두 자리 크다.

on/off 비가 얼마면 충분한가

스위칭 TFT는 한 행 시간(µs) 동안 충전하고 한 프레임(ms~s) 동안 유지해야 하므로 \(I_{on}/I_{off}\)는 최소 \(T_{\text{frame}}/t_{\text{line}}\times\)(정밀도 배수) 이상이어야 한다. 60 Hz, 2000행, 8비트 정밀도면 \(2000\times256\approx5\times10^5\), 여유를 두어 \(10^6\) 이상이 요구된다. a-Si와 LTPS는 \(10^6\)–\(10^8\), IGZO는 \(10^9\) 이상이다.

재료 비교: a-Si·LTPS·산화물·LTPO

TFT의 성능은 대부분 활성층 반도체가 결정한다. 같은 실리콘이라도 원자 배열이 무질서한 비정질이냐, 작은 결정 조각이 모인 다결정이냐에 따라 이동도가 100배 이상 차이 나고, 산화물 반도체는 전혀 다른 전도 메커니즘으로 비정질이면서도 높은 이동도를 낸다.

a-Si:H (비정질) 댕글링 본드 H 패시베이션 결합각 흔들림 → 꼬리 상태 poly-Si (다결정) 결정립 내부: µ ≈ 300+ cm²/V·s 결정립계 = 전위 장벽 + 트랩 IGZO (비정질 산화물) In 5s 구형 오비탈이 겹쳐 전도 경로 형성 방향성 없음 → 무질서에 둔감
그림 4-5. 활성층의 원자 구조. a-Si:H는 sp³ 결합이 방향성을 가져 결합각이 조금만 흔들려도 띠 가장자리에 꼬리 상태가 생기고 이동도가 1 cm²/V·s 아래로 떨어진다. poly-Si는 결정립 안에서는 단결정에 가깝지만 결정립계(굵은 선)가 장벽이 된다. IGZO의 전도대는 공 모양 In 5s 오비탈로 이루어져 원자가 무질서해도 오비탈 겹침이 유지되므로 비정질인데도 10–40 cm²/V·s를 낸다.
항목a-Si:HLTPS산화물 (IGZO)LTPO
전계효과 이동도0.5–150–15010–40 (고이동도 50+)LTPS + 산화물
off 전류~10⁻¹³ A10⁻¹²–10⁻¹¹ A10⁻¹⁸–10⁻¹⁹ A/µm스위치는 산화물 수준
SS (V/dec)0.4–0.80.2–0.40.1–0.3—
소자 균일도매우 좋음나쁨(결정립·샷 무라)좋음보통
CMOSn형만n·p 모두n형만p(LTPS) + n(산화물)
최고 공정 온도300–350 °C450–600 °C(탈수소·활성화)300–400 °CLTPS 기준
마스크 수4–59–125–713+
기판 크기10.5세대(2940×3370 mm)6세대(1500×1850 mm)8.5–10.5세대6세대
주 응용LCD TV, 모니터모바일 OLED, 고해상도 LCD대형 OLED TV, IT·노트북스마트워치, 플래그십 폰

표의 숫자를 한 그림으로 보면 각 기술의 "성격"이 드러난다. 아래 레이더 차트에서 재료를 켜고 끄며 비교하고, 축 근처에 포인터를 올리면 그 항목의 의미와 점수가 표시된다.

SIMULATOR

TFT 재료 레이더 차트

응용 가중치
선택 축—
점수—
응용 적합도 1위—
점수(0–5)는 표의 범위를 바탕으로 한 정성적 평가다. "원가" 축은 마스크 수·기판 크기·설비 투자를 반영해 높을수록 싸다. 응용 가중치를 고르면 축별 중요도를 곱한 합으로 적합도를 계산한다.
LTPO: 두 재료의 장점만 골라 쓰기

LTPO(Low-Temperature Polycrystalline Oxide)는 한 화소 안에서 전류를 많이 흘려야 하는 구동 TFT와 고속 회로에는 LTPS를, 전하를 오래 붙잡아야 하는 스위칭 TFT에는 산화물을 쓴다. 2018년 스마트워치에 처음 적용됐고, 이후 1–120 Hz 가변 주사율 스마트폰의 표준이 됐다. 대신 LTPS 공정 위에 산화물 공정을 추가로 쌓아야 해서(마스크 3–4장 추가) 수소 확산 관리 같은 공정 난도가 높다.

엑시머 레이저 결정화(ELA)

유리 위에 바로 다결정 실리콘을 키우려면 600 °C 이상에서 수십 시간 열처리해야 해 유리가 휘어 버린다. 엑시머 레이저 어닐링(Excimer Laser Annealing, ELA)은 파장 308 nm(XeCl) 자외선 펄스로 두께 40–50 nm의 a-Si 막만 순간적으로 녹인다. 자외선은 실리콘에 약 7 nm 깊이에서 거의 다 흡수되고, 펄스 폭이 20–30 ns로 짧아 열이 유리로 전달되기 전에 막이 녹았다가 수십 ns 안에 다시 굳는다. 유리 표면은 수백 °C 이상 올라가지 않는다. 이것이 "저온" 다결정 실리콘(LTPS)의 의미다.

라인 빔 스캔 308 nm · 25 ns 빔 폭 ~0.4 mm 길이 ~1.5 m 기판 이동 poly-Si a-Si 펄스마다 빔 폭의 3–8 %씩 이동 → 한 지점에 10–30샷 중첩 레이저 에너지 밀도에 따른 영역 부분 용융 촘촘한 고체 씨앗 → 작은 결정립 ~50 nm SLG (근사 완전 용융) 드문 씨앗, 측면 성장 → 큰 결정립 300–500 nm 완전 용융 씨앗 없음, 과냉각 → 미세립 ~20 nm 에너지 밀도 (mJ/cm²) → 결정립 크기 SLG 공정 창: 수 mJ/cm²
그림 4-6. ELA 공정. 왼쪽: 길고 좁은 라인 빔이 펄스마다 조금씩 이동하며 같은 지점을 여러 번 녹였다 굳힌다. 오른쪽: 에너지가 막을 거의 다 녹이되 바닥에 고체 씨앗 몇 개가 남는 좁은 창(SLG, Super Lateral Growth)에서 결정립이 가장 크다. 에너지가 조금만 더 높으면 씨앗이 사라져 미세 결정이 된다.

결정립계는 트랩이 몰린 곳이어서 그 주위에 공핍 영역과 전위 장벽이 생긴다. 캐리어가 채널을 지나며 만나는 결정립계 수가 많을수록 이동도가 떨어지므로, 교육용으로 다음 같은 직렬 저항 모델을 쓸 수 있다.

$$\mu_{FE}\approx\mu_g\,\frac{d}{d+\lambda_{gb}},\qquad \mu_{gb}\propto \exp\!\left(-\frac{q\Phi_B}{kT}\right),\quad \Phi_B=\frac{q\,N_{t}^2}{8\varepsilon_s N}$$
여기서 \(d\)는 평균 결정립 크기, \(\mu_g\)는 결정립 내부 이동도(약 200–300 cm²/V·s), \(\lambda_{gb}\)는 결정립계 하나가 더하는 "등가 길이"(약 0.2–0.3 µm)다. 오른쪽은 Seto 모델로, 결정립계 트랩 면밀도 \(N_t\)가 클수록, 도핑 \(N\)이 작을수록 장벽 \(\Phi_B\)가 높다. 수소 플라즈마 처리로 \(N_t\)를 줄이면 이동도와 SS가 함께 좋아진다.
SIMULATOR

ELA 결정립 성장 애니메이션

영역—
평균 결정립—
추정 µFE—
채널 내 결정립계—
µ 산포(σ/µ)—
해볼 것: 에너지를 365→385 mJ/cm²로 천천히 올려 결정립이 커지다가 어느 순간 미세립으로 무너지는 지점을 찾아보자. SLG 근처는 결정립이 크지만 에너지에 대한 민감도(그래프 기울기)도 커서, 펄스 간 에너지 흔들림(±1 %)이 곧 이동도 산포가 된다. 샷 수를 늘리면 결정립이 정렬·균일해진다. 시야 폭 4 µm, 색은 결정 방위(EBSD 맵처럼)를 임의 색으로 표현한 교육용 모델이다.
샷 무라: 줄무늬로 보이는 결정화 흔적

엑시머 레이저의 펄스 에너지는 0.5–1 % 정도 흔들린다. SLG 창 근처에서는 이 작은 차이가 결정립 크기와 Vth 차이로 커지고, 라인 빔 방향으로 길게 늘어선 줄무늬 얼룩(샷 무라)이 화면에 나타난다. 그래서 LTPS OLED는 반드시 Vth 보상 회로가 필요하다(9장, 18장). 대안으로 결정 성장 방향을 제어하는 SLS(Sequential Lateral Solidification), 청색 레이저 결정화 등이 연구됐다.

누설 전류와 저주사율 구동

스위칭 TFT가 꺼져 있는 동안에도 아주 작은 누설 전류 \(I_{off}\)가 흐르고, 그만큼 저장 커패시터의 전하가 빠져나간다. 한 프레임(유지 시간 \(t_{hold}\)) 동안의 전압 변화는 간단히 다음과 같다.

$$\Delta V=\frac{I_{off}\,t_{hold}}{C_{st}},\qquad \frac{\Delta L}{L}\approx\frac{\Delta I_D}{I_D}=\frac{2\,\Delta V}{V_{SG}-|V_{th}|}\ \ (\text{포화 구동 TFT})$$
예: \(I_{off}=1\) pA, \(C_{st}=100\) fF이면 60 Hz(\(t_{hold}=16.7\) ms)에서 \(\Delta V=0.17\) V, 1 Hz(1 s)에서는 무려 10 V가 된다. 같은 조건에서 산화물 TFT(\(I_{off}\sim10^{-17}\) A)는 1 s 동안 0.1 mV만 변한다.

왜 주사율을 낮추고 싶을까? 디스플레이 구동 전력의 상당 부분은 데이터 선과 게이트 선의 커패시턴스를 매 프레임 충·방전하는 데 쓰이고(\(P\propto CV^2f\)), 이 부분은 주사율에 정비례한다. 정지 화면(시계, 문서, 사진)에서 주사율을 120 Hz에서 1 Hz로 낮추면 구동 회로 전력이 크게 준다. 하지만 유지 시간이 120배 길어지므로 누설이 120배 더 큰 문제가 된다. 게다가 화면 갱신 사이에 휘도가 서서히 바뀌다가 갱신 순간 되돌아오면 낮은 주파수의 깜빡임(플리커)이 보인다(11장).

유지 구간의 저장 노드 전압 시간 → V LTPS · 60 Hz: 매 프레임 작게 떨어지고 복구 LTPS · 1 Hz: 1초 동안 크게 방전 산화물 · 1 Hz: 거의 평탄 (보라) 쓰기쓰기 LTPO 화소(개념도) Scan Data 산화물 스위칭 Cst VDD LTPS 구동 노드 전하를 붙잡는 곳 = 산화물 전류를 내는 곳 = LTPS (실제는 7T1C급 보상 회로의 일부만 산화물)
그림 4-7. 왼쪽: 같은 누설에서도 유지 시간이 길어지면 저장 노드 전압이 크게 떨어진다. 오른쪽: LTPO 화소는 구동 TFT의 게이트 노드에 연결된 스위치들만 누설이 극히 작은 산화물 TFT로 바꿔 1 Hz에서도 전하를 유지한다.
SIMULATOR

저장 커패시터 유지 전압 시뮬레이터

스위칭 TFT
주사율
Ioff (온도 반영)—
프레임당 ΔV—
휘도 변동 ΔL/L—
판정—
위: 1초 동안의 저장 노드 전압 변화. 아래 띠: 같은 시간 동안의 휘도(실제 회색 밝기로 표시). 누설은 열활성화되어 온도가 10 °C 오를 때마다 약 1.5–2배 커진다. 저계조(과전압이 작을 때)일수록 같은 ΔV가 더 큰 휘도 변화가 된다. 교육용 선형 방전 모델이다.
수치 예: 스마트워치 1 Hz 상시 표시(AOD)

1.4인치 워치 OLED에서 AOD 소비 전력의 절반 이상이 구동 IC와 데이터 선 충전이다. 60 Hz → 1 Hz로 낮추면 이 부분이 이론상 1/60이 되어, 전체 표시 전력이 수십 % 줄어 배터리 수명이 하루 이상 늘었다. LTPS만으로는 1 Hz에서 저계조 휘도가 수 % 이상 떨어져 깜빡임이 보이므로 산화물 스위칭 TFT가 필수다.

신뢰성: 바이어스·빛 스트레스와 Vth 이동

TFT에 오랫동안 게이트 전압을 걸어 두면 문턱전압이 서서히 이동한다. OLED 구동 TFT는 화면이 켜져 있는 동안 계속 전류를 흘리므로 특히 취약하다. 시험은 보통 게이트에 ±20–30 V, 온도 60–80 °C를 걸어 가속하며, 조건에 따라 이름을 붙인다.

시험조건주 메커니즘Vth 방향
PBTS(Positive Bias Temperature Stress)VG = +20 V, 60 °C계면·절연막에 전자 포획+ (양)
NBTSVG = −20 V, 60 °C정공 포획(산화물은 작음)− (작음)
NBIS / NBTIS(Negative Bias (Temp.) Illumination Stress)VG = −20 V, 빛 조사산소 공공 광이온화 → VO2+ 이동− (크게)
a-Si PBSVG = +20 VSi–Si 약결합 파괴 → 결함 생성+ (크게)
LTPS NBTIVG = −V, p-채널계면 Si–H 결합 해리− (작음)
PBTS: 전하 포획 게이트 (+20 V) 채널 전자(분홍) → 절연막 트랩(빨강) 포획된 음전하가 게이트 전계 차폐 V_th → + 이동 NBIS: 광이온화 게이트 (−20 V) hν (청색광) +++ V_O → V_O²⁺ + 2e⁻, 양전하가 계면으로 V_th → − 이동 (큼) a-Si: 결함 생성 게이트 (+20 V) 약한 Si–Si 결합이 끊어짐 새 댕글링 본드가 전자를 붙잡음 V_th → + 이동, 회복 느림
그림 4-8. 대표적 Vth 불안정 메커니즘. 전하 포획은 이미 있는 트랩에 전하가 갇히는 것이고, 결함 생성은 스트레스가 새로운 트랩을 만드는 것이다. 산화물 TFT의 NBIS는 OLED·백라이트 빛에 노출되는 디스플레이에서 특히 중요해 차광층과 보호막 설계로 대응한다.

측정한 Vth 이동량은 시간에 대해 로그 축에서 S자 모양으로 늘다가 포화하는데, 트랩의 에너지 분포가 넓어서 단순 지수 함수가 아니라 늘어난 지수 함수(Stretched Exponential)로 잘 맞는다.

$$\Delta V_{th}(t)=\Delta V_{0}\left[1-\exp\!\left(-\left(\frac{t}{\tau}\right)^{\beta}\right)\right],\qquad \tau=\tau_0\exp\!\left(\frac{E_\tau}{kT}\right)$$
여기서 \(\Delta V_0\approx V_{G,stress}-V_{th0}\)에 비례하는 최대 이동량, \(\tau\)는 특성 시간, \(\beta\)(0.2–0.6)는 분산 지수, \(E_\tau\)는 활성화 에너지(0.6–1 eV)다. \(\beta\)가 작을수록 초기에 빠르고 나중에 느리게 늘어난다.
SIMULATOR

바이어스 스트레스 Vth 이동 시뮬레이터

소자·시험
ΔVth—
특성 시간 τ—
β—
구동 전류 변화—
왼쪽: 로그 시간 축의 ΔVth(점이 현재 시간). 오른쪽: 스트레스 전(점선)과 후(실선)의 전달 곡선. 구동 전류 변화는 과전압 3 V에서 포화 전류가 몇 % 바뀌는지다. 10⁵ s ≈ 28시간, 10⁶ s ≈ 12일. 파라미터는 문헌 범위를 참고한 교육용 값이다.
수소, 산화물 TFT의 양날의 칼

IGZO에서 수소는 산소 공공을 채워 안정성을 높이기도 하지만, 과하면 도너로 작용해 Vth를 음으로 옮기고 소자를 도체로 만든다. LTPO에서는 LTPS 쪽 SiNx 막이 품은 수소가 산화물 쪽으로 확산되지 않게 막는 것이 핵심 공정 과제다. 반대로 자기정렬 코플라나 산화물 TFT는 이 성질을 이용해 S/D 영역에 일부러 수소를 넣어 도체화한다.

소자 균일도와 휘도 불균일

지금까지 본 이동도·Vth의 차이가 화면에서는 어떻게 보일까? 스위칭 TFT는 "충분히 켜지고 충분히 꺼지기만" 하면 되므로 Vth가 0.5 V쯤 달라도 화질에 거의 영향이 없다. 그러나 OLED 구동 TFT는 포화 전류가 \((V_{SG}-|V_{th}|)^2\)에 비례하므로 작은 Vth 차이가 곧바로 전류, 즉 휘도 차이가 된다.

$$\frac{\Delta I_D}{I_D}\approx\frac{\Delta\mu}{\mu}-\frac{2\,\Delta V_{th}}{V_{GS}-V_{th}}$$
예: 과전압 \(V_{GS}-V_{th}=1\) V(저계조)에서 \(\Delta V_{th}=50\) mV이면 휘도가 10 % 달라진다. 사람 눈은 넓은 면적에서 1–2 %의 휘도 차이도 얼룩(무라)으로 느낀다(1장).
V_GS I_D V_th1 V_th2 같은 데이터 전압 ΔI ΔV_th 만큼 수평 이동 → 같은 V_GS에서 다른 전류 같은 계조 입력, 다른 휘도 +0.00+0.06−0.04+0.02+0.10 V 구동 TFT의 ΔV_th (저계조) 스위칭 TFT 산포 영향 작음 구동 TFT 산포 = 휘도 산포
그림 4-9. 구동 TFT의 문턱전압이 화소마다 다르면 전달 곡선이 수평으로 어긋나, 같은 데이터 전압에서도 전류와 휘도가 달라진다. 이 효과는 전류가 작은 저계조에서 가장 크다.

아래 시뮬레이터는 64×36 화소 패널 조각의 구동 TFT에 무작위 Vth·µ 산포를 주고 휘도 지도를 그린다. LTPS는 결정립 때문에 화소 간 무작위 산포가 크고 ELA 샷 줄무늬가 겹치며, 산화물은 무작위 산포는 작지만 증착 두께 차이로 넓은 기울기가 생긴다. 보상 회로를 켜면 Vth 영향이 거의 사라지지만 이동도 산포는 남는다는 점을 확인하자.

SIMULATOR

Vth 산포 → 휘도 무라 지도

백플레인
휘도 σ/평균—
균일도 (min/max)—
판정—
해볼 것: 과전압을 3 V(고계조)→0.5 V(저계조)로 내리면 같은 산포가 훨씬 큰 얼룩이 된다. 보상 회로는 Vth를 95 % 상쇄한다고 가정했다. 아래는 화소 휘도 히스토그램이다. 실제 휘도 차이는 작아 잘 안 보이므로 기본으로 대비를 4배 강조했다.
9장 예고: 회로로 소자의 결점을 지우기

모바일 LTPS OLED는 구동 TFT의 Vth를 커패시터에 먼저 "기억"시킨 뒤 데이터 전압에 더해 주는 내부 보상 회로(6T1C–8T2C)를 쓰고, 대형 산화물 OLED TV는 화소 전류를 외부에서 측정해 데이터를 고쳐 주는 외부 보상을 쓴다. 두 방식 모두 이 장에서 본 TFT 특성의 산포와 시간 변화를 전제로 설계된다(9장).

핵심 정리

  1. TFT는 유리 위에 증착한 반도체 막으로 만든 MOSFET이다. 백플레인은 화소마다 TFT를 두어 선택된 동안 충전하고 나머지 시간 동안 전하를 유지하는 액티브 매트릭스를 구현한다.
  2. LCD의 TFT는 스위치(on 전류·off 전류가 중요), OLED는 스위칭 TFT + 포화 영역 구동 TFT(이동도·Vth 균일도가 휘도를 결정)로 이루어진다.
  3. 바텀 게이트(BCE·ES)는 공정이 단순해 a-Si와 산화물에, 탑 게이트 코플라나는 자기정렬로 기생 용량이 작아 LTPS와 고성능 산화물에 쓴다.
  4. 선형 \(I_D\propto(V_{GS}-V_{th})V_{DS}\), 포화 \(I_D\propto(V_{GS}-V_{th})^2\). 이동도는 \(g_m\) 또는 \(\sqrt{I_D}\) 기울기에서, Vth는 \(\sqrt{I_D}\) 외삽에서, SS는 서브스레시홀드 기울기에서 추출한다.
  5. 이동도: a-Si:H 0.5–1, LTPS 50–150, IGZO 10–40 cm²/V·s. IGZO는 In 5s 구형 오비탈 덕분에 비정질이면서도 이동도가 높고, off 전류가 10⁻¹⁸ A/µm 수준으로 극히 낮다.
  6. ELA는 308 nm 펄스로 a-Si 막만 순간 용융해 다결정화한다. SLG 영역에서 결정립이 가장 크지만 공정 창이 좁아 샷 무라와 Vth 산포의 원인이 된다.
  7. 유지 전압 강하 \(\Delta V=I_{off}t_{hold}/C_{st}\). 1 Hz 구동은 유지 시간이 60배 길어 LTPS 스위치로는 불가능하고, 산화물 스위치를 섞은 LTPO가 해법이다.
  8. 바이어스·빛 스트레스로 Vth는 늘어난 지수 함수 \(\Delta V_0[1-e^{-(t/\tau)^\beta}]\)를 따라 이동한다. IGZO는 PBTS에서 +, NBIS에서 −로 움직인다.
  9. 구동 TFT에서 \(\Delta I/I\approx\Delta\mu/\mu-2\Delta V_{th}/(V_{GS}-V_{th})\)이므로 저계조일수록 무라가 심해지고, 이를 보상 회로가 상쇄한다.

확인 퀴즈

1. OLED 화소에서 구동 TFT의 Vth 산포가 스위칭 TFT의 Vth 산포보다 화질에 훨씬 큰 영향을 주는 이유는?

구동 TFT의 전류가 곧 OLED 휘도다. 포화 전류가 \((V_{GS}-V_{th})^2\)에 비례하므로 Vth가 조금만 달라도 전류가 달라진다. 스위칭 TFT는 충분히 켜서 데이터를 다 충전하기만 하면 Vth 차이가 결과에 거의 남지 않는다.

2. IGZO가 비정질인데도 a-Si:H보다 10배 이상 높은 이동도를 내는 주된 이유는?

a-Si의 전도 경로는 방향성 있는 sp³ 결합에 기대므로 결합각 무질서가 큰 꼬리 상태를 만든다. 산화물은 금속 양이온의 큰 s 오비탈이 공처럼 겹쳐서, 원자 배열이 흐트러져도 전도 경로가 끊기지 않는다.

3. 스위칭 TFT의 off 전류가 1 pA이고 Cst = 100 fF일 때, 1 Hz 구동(유지 1 s) 동안 저장 노드 전압 변화는?

\(\Delta V=I_{off}t/C_{st}=10^{-12}\times1/10^{-13}=10\) V. 실제로는 전압이 이만큼 떨어지기 전에 화소가 완전히 엉망이 된다. 60 Hz에서는 0.17 V로 줄지만, 1 Hz 구동에는 산화물처럼 off 전류가 수천 배 작은 스위치가 필요하다.

4. 새 공정으로 만든 TFT의 SS가 0.2 V/dec에서 0.6 V/dec로 나빠졌다. 가장 그럴듯한 해석은?

\(SS=\ln10\,(kT/q)(1+q^2 D_{it,eff}/C_i)\)에서 트랩이 많을수록 SS가 커진다. Ci가 커지면 오히려 SS는 작아진다. SS가 크면 구동 전압 범위가 넓어져 소비 전력과 드라이버 설계에 불리하다.

5. ELA 공정에서 레이저 에너지를 SLG 영역보다 약간 더 높여 a-Si 막이 완전히 녹으면 어떻게 되는가?

SLG는 바닥에 남은 드문 씨앗이 옆으로 자라 큰 결정립을 만드는 영역이다. 씨앗이 모두 녹으면 냉각 중 수많은 핵이 동시에 생겨 20 nm 안팎의 미세립이 된다. 이 급격한 전환이 ELA 공정 창을 좁게 만든다.

6. IGZO TFT에 음의 게이트 바이어스와 빛을 동시에 가하면(NBIS) Vth가 음의 방향으로 크게 이동한다. 그 원인은?

전자 포획은 Vth를 양으로 옮긴다(PBTS). NBIS는 광이온화된 양전하(또는 광생성 정공)가 계면으로 모여 채널에 전자를 더 끌어들이므로 Vth가 음으로 이동한다. Si–Si 결합 파괴는 a-Si 이야기다.

7. BCE 구조와 비교한 ES(에치 스토퍼) 구조의 특징으로 옳은 것은?

ES는 채널 위 SiO₂ 섬이 S/D 식각액과 플라즈마로부터 산화물 표면을 보호한다. 대신 S/D가 ES와 겹쳐야 하므로 최소 채널 길이가 길어지고 겹침 커패시턴스가 커진다. 기생 용량이 가장 작은 것은 자기정렬 탑 게이트다.

8. 구동 TFT의 과전압이 1 V인 저계조에서 Vth가 25 mV 다르면 휘도 차이는 대략?

\(\Delta I/I\approx2\Delta V_{th}/(V_{GS}-V_{th})=2\times0.025/1=5\%\). 눈에 띄는 무라 수준이다. 과전압이 4 V인 고계조라면 같은 산포가 1.25 %로 줄어든다. 그래서 무라는 어두운 회색 화면에서 가장 잘 보인다.